1、功率 MOSFET簡介

　　功率 MOSFET 于 20 世紀 70 年代首次推出，并成為世界上應用最廣泛的功率晶體管。與雙極功率晶體管等老技術相比，它們在線性和開關應用中具有許多優(yōu)勢。這些優(yōu)勢包括極大改進的開關特性、易于并聯(lián)、沒有二次擊穿效應以及更寬的安全工作區(qū) (SOA)。MOSFET 屬于電壓驅動型跨導器件。

　　構成 MOSFET 管芯的硅的不同摻雜方式將 MOSFET 分成兩個技術大類，，即平面型和溝槽型，如 圖 1 所示。

　　功率 MOSFET 管芯由許多并聯(lián)的獨立單元或平面帶組成，并通過網狀柵極連接在一起。

　　英飛凌 OptiMOS? 器件基于溝槽技術，而 CoolMOS? 器件基于超結技術，它是增強的平面技術，可降低導通電阻并取代舊的 HEXFET? 器件。

　　本應用說明中討論的主題適用于所有這些硅功率 MOSFET 技術，但可能不適用于其他功率器件和技術，例如 IGBT、碳化硅 (SiC) FET 或氮化鎵 (GaN) 高電子遷移率晶體管(HEMT)。重點將放在 N 溝道增強型器件上，這類器件占所生產功率 MOSFET 的大部分。

　　雖然功率 MOSFET 最初看起來是簡單的三端電壓驅動開關器件，但這種想法非常具有誤導性。實際上，這些器件很復雜，因此在開始任何設計項目之前，一定要深入了解其基本特性。這將大大減少令人懊惱的故障和電路燒毀!當涉及到功率 MOSFET，或任何其他功率半導體器件時，花時間了解以下章節(jié)中描述的各個方面，最終都有利于節(jié)省設計時間。

　　2、功率 MOSFET握持和測試

　　用戶與 MOS 柵極晶體管的第一次接觸可能是放在他們辦公桌上的一包器件。即使在這個階段，了解一些基本的預防措施也很重要。功率 MOSFET 是具有極高柵極阻抗的 MOS 器件，在握持、測試或安裝到電路中時，會因靜電放電而損壞。MOSFET 的 ESD 損壞通常發(fā)生在柵源電壓高到足以在柵電介質上產生電弧時。這會在柵極氧化物中燒出一個微小的孔，導致器件在操作過程中立即或隨后發(fā)生故障。

　　功率 MOSFET 器件具有足夠高的輸入電容來吸收一些靜電荷，而不會過度累積電壓。但是，為避免可能出現(xiàn)的問題，以下程序應作為良好方法并盡可能加以遵循：

　　a、MOS 柵極晶體管應放置在其防靜電運輸袋或導電泡沫中，或者應放置在金屬容器或導電箱中，直

　　到需要進行測試或連接到電路中時才能取出。操作器件的人員應佩戴良好接地的防靜電腕帶，盡管

　　這種額外的預防措施很少是必要的。

　　b、應握持器件的封裝，而非引線。在曲線測量儀或測試電路中測試 MOS 柵極晶體管的電氣特性時，應注意以下注意事項：

　　1.測試站應在測試臺上使用導電地板和接地防靜電墊。

　　2.將器件插入曲線測量儀或測試電路時，在所有端子牢固連接到電路之前，不應施加電壓。

　　3.使用曲線測量儀時，應在柵極串聯(lián)電阻，以抑制可能在導線上發(fā)生的寄生振蕩。合適的電阻值為 100 Ω。

　　c、下一步是將器件連接到實際電路中。應遵守以下簡單預防措施：

　　1.工作站應使用電氣接地的桌面和地板墊。

　　2.烙鐵應接地。

　　現(xiàn)在，器件已連接到電路中，可以通電了。從這里開始，能否成功應用該器件取決于電路設計的完整性，以及是否采取了必要的電路設計預防措施以防止無意中濫用其額定值。

　　以下章節(jié)描述了相關的器件和電路考慮因素，這些因素是可靠、無缺陷設計的關鍵。

　　3、反向阻斷特性

　　所有功率 MOSFET 器件都有額定最大反向電壓，即 V(BR)DSS。如果漏源電壓超過此限制，則會在反向偏置的p-n 結上產生高電場。由于強電離的作用，這些高電場會產生電子-空穴對，它們會出現(xiàn)不受控制的倍增效應，導致載流子濃度進一步增加。這就是雪崩效應，會導致流經器件的電流增加，從而導致高功耗、快速升溫和潛在的器件損壞。

　　在超過 MOSFET 的擊穿電壓時，通常會發(fā)生雪崩，這通常是由于非鉗位電感開關(UIS) 造成的，其中器件的使用超出了其數(shù)據(jù)表規(guī)范。因此，設計人員應盡一切合理努力避免 MOSFET 工作在雪崩狀態(tài)。實際上，在大電流應用中，由于 MOSFET 封裝和 PCB 走線中的寄生電感或變壓器漏感(例如在反激式轉換器中)，會導致關斷瞬態(tài)高壓。通過漏極電壓的鉗位效應可觀察雪崩。

　　MOSFET 數(shù)據(jù)手冊中的 V(BR)DSS 額定值是考慮制程差異的最小值，這意味著盡管某些器件可能會在更高的電平上鉗位，但設計人員應考慮數(shù)據(jù)手冊中給出的最壞情況。V(BR)DSS 隨溫度略有增加，如數(shù)據(jù)手冊中圖表所示。

　　3.1、雪崩失效機制

　　3.1.1、閂鎖效應

　　在這種情況下，雪崩事件會產生漏極電流，在電場強度更大的位置，漏極電流也會更大。閂鎖效應是由寄生在功率MOSFET 中的 NPN 雙極結型晶體管 (BJT)產生。如果器件的結構使得寄生 BJT 附近的電場很高，則大量電流將流過其基極電阻，從而在基極和發(fā)射極之間產生電壓。如果此電壓達到某個閾值，雙極晶體管就會導通，大部分雪崩電流會流經它，從而產生潛在的破壞性影響，因為沒有辦法可以控制電流。

　　由于閂鎖效應機制已廣為人知，英飛凌在所有 OptiMOS? 技術的開發(fā)過程中一直在努力減輕其影響。因此，在許多 MOSFET 技術中，閂鎖效應不會發(fā)生。但是，并非所有 MOSFET 技術都是如此，因此仔細研究數(shù)據(jù)手冊以了解特定器件使用的技術類型及其優(yōu)缺點非常重要。

　　3.1.2、熱失效

　　當 MOSFET 的結溫達到 Tj,destr時，就會發(fā)生熱損壞。Tj,destr接近硅材料的本征溫度，在這個溫度時熱載流子的密度等于本地摻雜的濃度。因此，當達到這樣的溫度時，MOSFET 將不再像半導體器件那樣工作。OptiMOS?系列之間的 Tj,destr 差異不大，該值通常接近 400°C。鑒于在英飛凌 OptiMOS? 系列的技術開發(fā)過程中采取了防止閂鎖效應的預防措施，熱損壞是由雪崩引起的大多數(shù)失效的原因。即使是易發(fā)生閂鎖效應的技術，熱失效也更有可能發(fā)生。

　　遺憾的是，應對熱損壞需要在技術設計中進行一些權衡，因為它會影響高性能技術的一些關鍵驅動因素，特別是 FOM RDS(on) x A。事實上，雖然降低 RDS(on) x A 的技術可以在特定的 RDS(on) 值下采用更小尺寸的芯片，但更大的管芯面積可以減輕高能雪崩事件引起的升溫。

　　3.2、雪崩測試

　　MOSFET 雪崩耐受能力通過單脈沖 UIS 測試電路進行測試，如下圖所示。

　　在這些電路中，特定時長的脈沖施加到MOSFET 柵極以導通器件，漏極電流因串聯(lián)電感而線性上升。然后MOSFET 關斷，此時會出現(xiàn)較大的負 di/dt，從而產生瞬變電壓。

　　在去耦電路中，兩個 MOSFET 同時導通和關斷，因此電感電壓等于施加在 MOSFET 漏極和源極之間的電壓。關斷瞬態(tài)上升至V(BR)DSS 以上，這樣在雪崩條件下，存儲在電感中的能量(由脈沖長度和電感定義)可以傳輸?shù)組OSFET。英飛凌實施雪崩應力測試以確保符合 EAS 等級、驗證穩(wěn)固性并篩選有缺陷的器件。

　　3.3、單次和重復雪崩條件

　　MOSFET 在單個脈沖中所能承受的雪崩能量有一個定義的最大值，在特定的一組測試條件下、MOSFET 數(shù)據(jù)手冊中將其指定為 EAS。顧名思義，單脈沖雪崩事件只允許發(fā)生一次，特別是在條件接近數(shù)據(jù)手冊中提供的限值時。這是因為這些限值對應于高于 MOSFET Tj,max 的結溫，因此重復此類事件會損害 MOSFET 的使用壽命。請記住雪崩不是推薦的操作條件。

　　在重復雪崩的情況下，雪崩事件以快速重復頻率連續(xù)發(fā)生，這通常與開關電源轉換器等應用電路的開關頻率 (fSW) 相同。每個雪崩事件允許的安全雪崩能量遠低于單脈沖雪崩。

　　在大多數(shù)重復雪崩情況下，由于每次雪崩事件的能量相對較低，與最壞情況下的單脈沖雪崩相比，硅材料溫升可以忽略不計。觀察到的 VDS 尖峰僅略微超過 MOSFET V(BR)DSS,(min,25) 額定值，而在高能單脈沖雪崩測試期間記錄的振幅為 1.2~1.3 x V(BR)DSS,(min,25)。單次雪崩額定值和重復雪崩額定值之間的相關差異與此類事件引起的允許 Tj,max 有關。事實上，雖然在單脈沖雪崩中允許結溫超過 Tj,max，但對于重復雪崩卻不是這樣。

　　在重復雪崩中超過 Tj,max 會產生累積效應，這可能會降低器件在其使用壽命內的可靠性，從而導致過早失效。對于采用 QFN 5x6 (SuperSO8) 或 S3O8 封裝的器件，Tj,max 可低至 150°C。這是封裝而非硅材料本身的限制，硅通?？梢猿惺? 175°C。因此，在某些情況下，當采用不同封裝(例如 TO-220 或 D2PAK)時，具有相同管芯的 MOSFET，其額定溫度為 175°C。

　　區(qū)分單脈沖和重復雪崩非常重要，因為它們影響正常 MOSFET 特性的方式大不相同。單脈沖雪崩的兩種器件失效模式是由高電流(閂鎖效應)或高能量(熱損壞)引起的。這些失效模式是災難性的;然而，在重復雪崩情況下，損壞過程是漸進的，通過重復的微損傷非常緩慢地影響器件。即使是低能量雪崩事件也會產生一些熱載流子，這些載流子電荷沿著功率 MOSFET 的溝槽氧化物注入。重復雪崩事件會引起電荷積累，這會慢慢損害器件可靠性。這可能導致一段時間后發(fā)生現(xiàn)場失效。

　　值得一提的是，為了降低重復雪崩對技術參數(shù)的影響，英飛凌需要在絕大多數(shù)應用中占主導地位的其他品質因數(shù)上做出重大妥協(xié)。這對于正常使用MOSFET 時很少發(fā)生的事件而言，代價太高了，設計人員應努力避免發(fā)生這種事件。因此，英飛凌不會在 OptiMOS?“工業(yè)和標準等級”數(shù)據(jù)手冊中加入重復雪崩額定值。

　　3.4、如何避免雪崩事件

　　首先，有必要為應用選擇具有正確V(BR)DSS 額定值的器件。這意味著在最壞的工作條件下，器件漏極和源極兩端的最大穩(wěn)態(tài)電壓應考慮至少 20% 的安全裕度。在可能發(fā)生大的關斷瞬態(tài)情況下，將需要更高的安全裕度來實現(xiàn)可靠操作

　　例如，在電機驅動逆變器中，采用 MOSFET V(BR)DSS 額定值為 DC 總線電壓兩倍的情況并不少見。然而，選擇比所需額定值更高的器件是錯誤的，因為這會帶來更高的 RDS(on)，而且成本也可能更高。

　　用于減少關斷瞬態(tài)的方法包括通過調整柵極驅動網絡來減緩 MOSFET 的關斷速度，以及在漏極和源極之間添加 RC 緩沖器。當然，這兩種方法都會造成額外的開關損耗，從而降低系統(tǒng)效率。

　　4、MOSFET 額定電流和散熱

　　沒有經驗的用戶可能會認為 MOSFET 數(shù)據(jù)手冊上的連續(xù)漏極額定電流ID(MAX) 代表器件在實際系統(tǒng)中的工作電流。但重要的是要認識到事實并非如此!

　　此類 ID(MAX) 額定值基于實際設計中無法實現(xiàn)的理想測試條件。測試條件通常涉及非常大的散熱器或通過人工冷卻將管芯溫度保持在較低水平。

　　應該注意的是，不同制造商使用不同的標準(有些標準比其他標準更保守)來確定其 MOSFET ID(MAX) 額定值，這些方法也在隨著時間的推移而發(fā)展。因此，通過這些額定值來比較不同器件的能力是錯誤的!英飛凌現(xiàn)在使用的方法在 [5]中進行了描述。

　　比較不同器件的更現(xiàn)實的方法是基于功率損耗，以及在給定的一組條件下功率損耗如何導致管芯和封裝溫度上升。

　　作為第一個標準，比較 25°C 時的 RDS(on) 很有用，因為這為比較提供了通用基礎。RDS(on)由串聯(lián)管芯和封裝電阻組成1，前者取決于柵源電壓 VGS。

　　RDS(on) 與結殼熱阻 RTH(JC) 結合使用，2 可以更好地顯示功率 MOSFET 的真實電流承載能力。以下焊接到PCB上的典型的 SMD 封裝 功率 MOSFET 的剖面圖提供了更清晰的圖像。管芯底部連接到金屬片，使漏極與電路板相連接。源極和柵極連接通過鍵合線連接到形成外部引線的引線框架。由于漏極電流流經源極，因此使用了幾根鍵合線，有時還會用到幾根源極引線。在一些大電流器件中，會使用銅夾代替源極鍵合線以實現(xiàn)更低的電阻。

　　顯然，當電流通過漏源路徑時，會產生導通損耗，并產生熱量。開關功率轉換器也會產生開關損耗，每個開關周期都會消耗一定的能量，開關損耗與頻率有關。總損耗包括導通損耗和開關損耗，通過封裝頂部和/或底部傳輸出去。散熱方式因封裝而異。大多數(shù)封裝都是底部或背部散熱，如上例所示，其中大部分熱量通過漏極散熱片傳遞到 PCB，這需要在漏極焊盤下方添加大量熱通孔以將熱量傳遞到電路板底部。然后可以在電路板下方安裝散熱器。也有頂部散熱封裝，如 TOLT 封裝，其封裝內的管芯和引線框架的內部布局不同;它們在封裝頂部有一個裸露的金屬焊盤，可以用來安裝散熱器。

　　散熱器尺寸必須能夠從 MOSFET 管芯傳遞足夠的熱量，使其結溫保持在最大額定水平以下。設計人員必須首先選擇正確的 MOSFET 管芯尺寸和封裝以限制功率損耗，接著必須選擇合適的散熱器來保持安全結溫。

　　除了散熱器尺寸和表面積(由翅片的形狀和數(shù)量決定)外，還必須考慮結至環(huán)境熱阻。這取決于所使用的散熱器布局，可以通過將結與散熱器之間的所有串聯(lián)熱阻(包括 PCB、隔熱材料/TIM 等)以及散熱器本身的熱阻相加來計算熱阻(參見圖 9)。顯然，需要低結至環(huán)境熱阻來有效地傳遞 MOSFET 管芯的熱量，并使其能夠安全地傳導盡可能高的電流。

　　總之，從電流處理的角度來看整體情況比過分關注數(shù)據(jù)手冊的 ID(MAX) 額定值更有意義。

　　5、柵源電壓瞬變

　　過大的電壓瞬態(tài)會穿透薄柵源氧化層，造成永久性損壞。不幸的是，這種瞬態(tài)在電源開關電路中產生，并且可以耦合到敏感的 MOSFET 柵極輸入端。強烈建議設計人員仔細查看柵極驅動波形，以確保不存在超出器件限制的正負瞬態(tài)(功率 MOSFET 通常為 +/-20 V，但應在數(shù)據(jù)手冊上確認)。

　　在柵極驅動的導通或關斷操作期間，當器件從導通狀態(tài)轉換至關斷狀態(tài)時會產生高 dVDS/dt，反之亦然?？紤]到柵極、源極和漏極引線中存在寄生電感，以及 MOSFET CGD(米勒電容)，可以理解的是，這些寄生參數(shù)的組合會在柵極和源極之間產生瞬態(tài)電壓。幸運的是，柵極電容 CGS 可以減輕這種影響。

　　CGS/CGD 的比率必須盡可能高，以盡量減少漏源電壓耦合。優(yōu)化 PCB 布局以盡可能減少寄生電感也很重要。在某些情況下，設計人員會添加小柵源電容來幫助減少這些尖峰，盡管這也會減緩 MOSFET 的開關速度。

　　CGS 和 CGD 值取決于電壓，因此通常不會直接引用MOSFET 數(shù)據(jù)表中的值。更方便的是查看相關的電荷值QGD 和 QGS。電荷比通常表示為：QGD/QGS 或 QGD/QGS(TH)，較低的值意味著器件不太容易受到通過 CGD 耦合的感應導通的影響。

　　6、安全工作區(qū)

　　現(xiàn)代功率 MOSFET 的發(fā)展聚焦在在具有超低 RDS(on) 的快速開關上，因此減小管芯面積已成為發(fā)展趨勢。因此，特定 RDS(on) 器件的功率承載能力普遍下降，特別是在線性工作模式下(在飽和區(qū))。在設計功率MOSFET(或任何其他類型的功率晶體管)時，必須密切關注 SOA 圖，并確保該器件永遠不會在所定義的極限線之外工作。如果超出了這些限制，可靠的設計是不可能實現(xiàn)的!

　　為了準確地設定這些限制，英飛凌對許多樣品進行了廣泛測試，其中包括對器件進行破壞性測試。在某些應用中，會在飽和區(qū)內持續(xù)工作一段時間，例如浪涌電流限制或“熱插拔”。在這些情況下，必須特別注意所需脈沖持續(xù)時間的 SOA 限制，以確保絕不會超過這些限制。

　　在典型的開關應用中，SOA 不容忽視，因為器件在每個開關周期都會通過飽和區(qū)，除非是零電壓或零電流開關轉換。這些轉換發(fā)生得很快，因此在規(guī)定的條件下， MOSFET 可以承受更高的電流脈沖。但是，建議檢查是否在 SOA 限制范圍內工作。重要的是要記住，當減慢 MOSFET 的導通或關斷速度(如 第 3.4 節(jié)所述)以減少 EMI 或關斷瞬態(tài)時，飽和區(qū)的工作時間會增加。

　　英飛凌功率 MOSFET(本例中為 BSC010NE2LS )的 SOA 圖如下所示。其他 MOSFET 的 SOA 曲線通常至少包括一些相同的限制線，但可能看起來有些不同。定義 SOA 圖的五個限制線是 RDS(on) 限制線(藍線)、電流限制線(紅線)、最大功率限制線(深綠色線)、熱不穩(wěn)定性限制線(淺綠線)和擊穿電壓限制線(黃線)。在這些限制線內，綠色陰影區(qū)域給出了MOSFET 可以安全工作的區(qū)域。在本例中，限制線為恒定外殼溫度Tc = 25°C 和持續(xù)時間為 100 μs 的單個脈沖。器件數(shù)據(jù)手冊中的完整 SOA 圖為各種脈沖寬度和連續(xù)(DC) 工作提供了其他的限制線。

　　6.1、RDS(on) 限制(藍色)

　　對于 VGS = 10 V 和 Tj = 150°C 的特定漏源電壓，RDS(on) 限制線由歐姆定律決定。 RDS(on) 的值具有正溫度系數(shù)，因此在較低溫度下可能有較高的漏極電流。

　　6.2、最大工作電流限制(紅色)

　　這代表了封裝的最大電流承載能力，超過該能力就會失效，盡管其中的 MOSFET 管芯可能完好無損。與采用夾式鍵合技術的封裝(如 SuperSO8)相比，采用鍵合線的封裝(如DPAK)具有不同的最大電流承載能力。管芯有效面積也會影響封裝的電流承載能力，因為這決定了鍵合方案(鍵合線數(shù)量、鍵合線直徑、夾子尺寸)。封裝限制線不會隨著溫度或其他條件而改變。

　　6.3、功率限制(深綠色)

　　這是根據(jù)器件允許消耗的最大功率計算得出的，該功率在熱平衡狀態(tài)下會產生 150°C 的穩(wěn)定結溫 Tj，其中Tc = 25°C?？紤]到封裝結到殼熱阻 ZthJC(以 °C/W 為單位定義)，一定的功耗會產生125°C 的 ?T。這決定了功率限制線，其中 VDS 和 ID 的乘積保持不變以確定斜率。

　　對于短脈沖，ZthJC 的值取決于脈沖長度及其占空比。ZthJC 可以從數(shù)據(jù)表中的相應圖表中獲取。SOA圖顯示增加的脈沖持續(xù)時間使最大熱限制線向下移動，反映了若脈沖長度更長和/或占空比更大，熱阻也會更高。

　　在實際應用中，Tj 不會保持在 25°C，因此不可能在 SOA 標定的功率極限下運行器件。根據(jù)封裝、散熱器以及是否使用強制風冷，最大允許功耗將會是使穩(wěn)態(tài) Tj 達到 150°C 的功耗。與往常一樣，建議不要在其極限情況下運行器件，因此在實踐中應包括一些安全裕度。

　　6.4、熱穩(wěn)定性限制(淺綠色)

　　熱穩(wěn)定性限制線對于實現(xiàn)可靠的功率MOSFET 工作也至關重要。在某些情況下，特別是對于早期的器件，盡管該器件可能會表現(xiàn)出熱穩(wěn)定性限制，但數(shù)據(jù)表 SOA 圖表可能不包括此限制線。一般而言，熱不穩(wěn)定性是指相對于溫度，功率損耗比功率耗散上升得更快，從而無法實現(xiàn)熱平衡的情況。相反，熱失控的出現(xiàn)是由于器件的較熱晶胞中出現(xiàn)了電流擁擠(參見 第 1 節(jié))。這被稱為 Spirito 效應，當晶胞變得更熱時，就會吸收更多電流，導致其溫度進一步升高，直到最終損壞。在這種情況下，電流無法在晶胞間均勻分布。

　　在給定的 VGS 值下，漏極電流隨溫度增加，就會發(fā)生熱不穩(wěn)定。VGS 值低于零溫度系數(shù) (ZTC) 點時會出現(xiàn)這種情況。在較高的 VGS 水平下，漏極電流隨溫度降低。如 圖 13 所示。

　　VGS 上溫度系數(shù)從正到負的變化是由兩個相互競爭的效應引起的。由于電子遷移率較低，MOSFET 的電阻會隨溫度增加，而閾值電壓 (VTH) 會隨溫度上升而降低，因為更多的電子會激發(fā)到導帶中。在低溫下，閾值電壓隨溫度升高而降低的影響占主導地位，電流隨溫度增加而增加，而在較高溫度下，RDS(on) 的增大占主導地位，ID 會隨溫度升高而降低。

　　如上所示，當 VGS 低于 ZTC 點時會出現(xiàn)熱不穩(wěn)定。因此，ZTC 處在高電流和高 VGS 電壓 的 MOSFET 將更容易出現(xiàn)熱不穩(wěn)定。ZTC 點與 MOSFET 跨導(gm 或 gfs)直接相關。隨著跨導增加，ZTC 點將向更高的 VGS 移動?，F(xiàn)代功率 MOSFET 的跨導不斷增加，因此 ZTC 點也位于更高的 VGS。

　　為避免由于熱不穩(wěn)定性而導致的失效，設計人員需要確保不會違反 SOA 熱穩(wěn)定性限制。

　　6.5、擊穿電壓(黃色)

　　這代表 第 3 節(jié)中描述的器件 V(BR)DSS 額定值。

　　7、感應導通和擊穿

　　感應導通是 MOSFET 用于快速開關應用時發(fā)生的一種現(xiàn)象，當器件處于關斷狀態(tài)時，漏極處會出現(xiàn)高dVDS/dt 轉換。這通常發(fā)生在硬開關1 應用中，如開關電源和電機驅動逆變器，其中兩個 MOSFET 用于半橋配置。

　　高側和低側 MOSFET 交替導通和關斷，在一個器件的關斷和另一個器件的導通之間留有很短的死區(qū)時間，以防止交疊，從而避免產生非常高的電流脈沖。在低側 MOSFET 關斷時，死區(qū)時間結束后，高側導通。當這種情況發(fā)生時，HB 節(jié)點會從零伏狀態(tài)快速轉換到 VBUS。

　　圖 15 顯示了“C.dv/dt”如何使電流脈沖通過 CGD 耦合至柵極，柵極電壓通過 RG(EXT) 將其拉至零伏狀態(tài)。該電流脈沖可以在柵極處引起電壓尖峰。重要的是要記住，MOSFET 也可能具有很大的內部柵極電阻RG(INT)，因此出現(xiàn)在晶圓上的感應柵極尖峰可能比在柵極端子處觀察到的尖峰大。

　　如果感應尖峰超過了 MOSFET VTH，則在高側 MOSFET 完全關斷之前，器件將短暫部分導通。當兩個器件都部分導通時，高電流會流過半橋，這可能會超出 SOA 限制并損壞一個或兩個器件。

　　7.1、如何避免感應導通

　　如 第 5 節(jié)所述，MOSFET 具有較高 CGS/CGD，則意味著 QGD/QGS 和 QGD/QGS(TH)較低，更不易受到漏源電壓耦合的影響。對于硬開關應用，建議使用 0.5 到 0.8 的 QGD/QGS 和小于 1.0 的 QGD/QGS(TH) 。應該注意的是，較低的QGD/QGS 器件可能會在柵極出現(xiàn)較大的振鈴，但這取決于 RG(INT) 值和電路回路電感。

　　感應導通可以通過減緩開關轉換速度來降低，從而降低 dv/dt。這可以通過增加 Rg_on 來減緩高側器件的導通速度來實現(xiàn)(參見圖 6)。根據(jù)電路開關特性，高側和低側柵極驅動網絡可能相同，也可能不同。降低導通速度也會降低輻射 EMI，但也會增加開關損耗，因此需要謹慎考慮權衡取舍。

　　減少感應導通的另一種方法是使用“關斷快于導通”類型的柵極驅動網絡，該網絡包括二極管和電阻器，以支持柵極強下拉功能，同時支持較慢的導通。這種方法在關斷狀態(tài)下效果很好，但也會導致快速關斷，這往往會產生更高的漏極瞬態(tài)電壓，此電壓有引起雪崩的風險——這是在設計期間需要考慮的另一個平衡。值得一提的是，英飛凌現(xiàn)在提供的一些智能柵極驅動器 IC1 包括一個可編程柵極驅動，其中柵極電流可以在不同的工作階段進行定義，從而消除了電阻二極管柵極驅動器網絡，并能夠精確定制柵極驅動，以支持在開關期間和關斷狀態(tài)下進行優(yōu)化。

　　第三種方法是添加外部柵源電容器。這種方法可以通過增加有效的 CGS/CGD 來降低感應柵極瞬態(tài)的幅度，但這會減緩開關速度，因此應僅在必要時應用并保持在最小值。

　　8、體二極管

　　體二極管是 MOSFET 結構中的固有部分，由 p-body 層和 n-epi 層之間的 p-n 結形成，如 圖 4 所示。功率MOSFET 是三端器件，其本體和源極在內部連接。這可以通過查看 n 溝道和 P 溝道器件的電路符號來理解。

　　與其他 p-n 結二極管一樣，MOSFET 體二極管具有少數(shù)載流子反向恢復，因此具有一定的反向恢復時間。當二極管在承載正向電流的同時反向偏置時，就會發(fā)生反向恢復現(xiàn)象。反向恢復在數(shù)據(jù)表中的特征是時間trr 和在一組指定條件下測試的反向恢復電荷Qrr。

　　在區(qū)間(1)，二極管處于關斷狀態(tài)，并在區(qū)間(2)開始導通。在導通過程結束時，二極管變?yōu)檎蚱?。反向恢復電荷累積并存儲，而正向偏置二極管在區(qū)間 (3) 期間承載正電流。在關斷區(qū)間 (4) 開始時，電流減小到零，然后以相反方向流動。在區(qū)間 (5) 期間完成反向恢復，在區(qū)間 (6) 完成關斷過程，此時二極管處于阻塞狀態(tài)。圖中的陰影區(qū)域表示Qrr，這是硬換向穩(wěn)固性的關鍵器件參數(shù)。

　　在上一節(jié)所述的半橋功率開關電路中，在將高開關電流進入到感應負載時，體二極管反向恢復就變得很重要?？紤]一個在連續(xù)導通模式 (CCM) 下工作的同步降壓穩(wěn)壓器，Q1 導通，Q2 關斷，其中電流 IL 從半橋開關節(jié)點流出。

　　當 Q1 關斷時，電感電流通過 Q2 體二極管，然后 Q2 在死區(qū)時間結束后導通。在 Q2 導通(同步整流)周期結束時，它再次關斷，因此電流再次流過其體二極管。在死區(qū)時間結束時，Q1 導通，此時 Q2 體二極管恢復變得至關重要。如果 Q1 導通過快，則 Q2 的集成體二極管的峰值反向恢復電流就會上升過快，繼而超過峰值反向恢復電流額定值，器件可能會損壞!

　　不同的 MOSFET 技術具有不同程度的體二極管穩(wěn)固性和不同的反向恢復速度。對于會出現(xiàn)硬換向的應用選擇適合的器件非常重要，即使這只是在某些操作條件下發(fā)生。英飛凌高壓 CoolMOS? 系列超結 MOSFET 包括具有快速恢復體二極管的 CFD 系列器件。此外，還有多個系列的低壓和中壓 OptiMOS? 溝槽器件。一般規(guī)則是，根據(jù)發(fā)生的開關類型為特定設計選擇正確類型的功率 MOSFET 很重要。

　　通過減緩換向過程中電流的變化率，可以降低體二極管的峰值反向恢復電流。通過減緩柵極驅動的上升速度，可以控制電流的變化率，如圖 6 所示，并在第 3.4 節(jié)和第 7.1 節(jié)中進行了討論。使用這種技術，峰值反向恢復電流可以降低到一個可接受的水平，而代價是要延長高功耗開關周期，因此始終需要權衡取舍。對于在高達 20 kHz 左右頻率下操作而言，可以減緩施加的柵極驅動信號以降低“配對”器件體二極管的峰值反向恢復電流，這是一個很好的實用解決方案。在較高頻率下，設計人員必須特別注意 MOSFET 開關所需的電壓和電流，并選擇合適的器件和柵極驅動方案。

　　9、封裝和電路板布局注意事項

　　不同的功率 MOSFET 封裝，其寄生電感不同，引線封裝電感比 SMD 封裝更高，而且 SMD 封裝中存在的電感量取決于漏極和源極連接的內部幾何形狀。因此，有必要考慮任何設計所需的封裝類型，不僅要考慮其熱特性，還要考慮封裝電感，而數(shù)據(jù)手冊中可能沒有明確說明。簡而言之，在硬換向中開關電流高時，SMD 封裝的電感要盡可能低，還需要良好的PCB 布局，以實現(xiàn)可接受的性能，并避免可靠性和潛在的 EMI問題。在為電源應用設計 PCB 時，建議使用制造商推薦的器件封裝，并確保遵循處理和焊接指南。

　　電源開關電路中的雜散電感增加了過壓瞬態(tài)的振幅和能量，因此有必要降低開關速度以避免雪崩事件。電壓瞬態(tài)是由電流的快速變化產生的：

　　其中 LS 由電流回路確定，電流回路從最近的總線去耦電容開始，通過開關元件，然后返回電容。

　　在物理電路板布局中，電流回路的電感取決于形成回路的走線距離，以及 DC 總線去耦電容與MOSFET 的距離。較長的走線和較大的回路面積也會產生輻射 EMI。通過將 MOSFET 彼此靠近放置并盡可能靠近 DC 總線去耦電容，可以最大限度地減少回路。這可以通過在 PCB 中使用兩層或多層線路，并將返回電流路徑直接置于電流路徑下方來實現(xiàn)，從去耦電容開始，并通過 MOSFET 以提供緊密耦合。返回路徑通常采用電源地平面的形式。通常在多層 PCB 中保留一個或多個銅層來實現(xiàn)。這里應該提到的是，信號/數(shù)字地和電源地應該分開，以避免“地彈”，它會影響敏感的控制電路。電源和信號地最好單點連接，最好是去耦電容接地連接。

　　下面展示了一個簡化布局的剖面圖，該布局利用頂部和底部銅層創(chuàng)建了一個緊密的電流回路，用紅色虛線表示。這兩層通過多個過孔連接，也用于將熱量傳遞到電路板底部。

　　10、功率 MOSFET并聯(lián)

　　對于大電流的電源系統(tǒng)而言，了解和控制并聯(lián) MOSFET 之間的穩(wěn)態(tài)和動態(tài)電流平衡非常重要。當器件在歐姆區(qū)工作時，有可能實現(xiàn)穩(wěn)態(tài)電流平衡(參見圖 11)，因為 RDS(on) 具有正溫度系數(shù)。可以實現(xiàn)電流平衡，因為如果一個器件由于其 RDS(on) 低于其并聯(lián)器件而會傳導更多電流，則其管芯溫度就會升高，從而提高其RDS(on) 并因此實現(xiàn)電流平衡。為實現(xiàn)有效地工作，器件應靠近放置，并用相同長度和寬度的走線連接到它們的漏極和源極。

　　然而，在開關條件下，實現(xiàn)并聯(lián)會更加困難，隨著頻率的增加，更是如此。這是因為動態(tài)效應在每次導通和關斷工作期間都會發(fā)揮作用，這可能會使一個器件比其他器件承受更大的壓力。以下器件參數(shù)的錯誤匹配會影響開關期間的電流分配和功耗：柵極閾值 (VTH)、跨導 (gfs) 柵源電容 (CGS)、米勒電容 (CGD) 和體二極管恢復 (Qrr)，以及 RDS(on)。如果部件匹配不當，一個器件可能會在開關期間承載大部分電流，這可能會超出SOA 限制。應特別注意功率和熱穩(wěn)定性限制。除此之外，前面描述的熱平衡機制需要一些時間才能達到平衡，而當快速開關時，這不可能實現(xiàn)。在并聯(lián)應用中，設計人員應查看數(shù)據(jù)手冊中上述參數(shù)的公差，因為更嚴格的公差控制可以實現(xiàn)更好的動態(tài)平衡。

　　在 PCB 布局中，柵極回路和電流回路電感需要盡可能保持一致。電路布局應盡可能保持對稱，以保持并聯(lián)MOSFET 中的電流均衡。并聯(lián)器件的柵極可以通過放置在柵極連接上的小鐵氧體磁珠去耦，或者通過與每個柵極串聯(lián)的單個電阻去耦，以防止寄生振蕩。

　　柵極驅動電路的設計也很關鍵。由于當?shù)谝粋€ MOSFET 導通時，并聯(lián) MOSFET 不太可能同時導通或關斷，因此在源極節(jié)點處會出現(xiàn)快速電壓擺動。這可以通過較慢并聯(lián)器件的 CGD 耦合，并在共享柵極連接處產生電壓尖峰。這會在 MOSFET 快速導通和關斷時產生振蕩，可能會損壞MOSFET 和柵極驅動器。為防止出現(xiàn)這種情況，每個并聯(lián) MOSFET 都應有自己的柵極驅動網絡，放置在柵極和柵極驅動器的共享連接點之間。